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29.03.2014

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参考书藉 Best.Roland E., Phase-Locked Loop Theory, Design and Applications. the third ed. McGraw-Hill, 1995 第 6 章 Δ－Σ 分数 N PLL 环 简介 实际上，一阶Δ－Σ PLL 环已经在面的章节讨论过。可是，人们不太重视一阶Δ－Σ PLL 环，通常认为的Δ－Σ PLL 环至少是二阶的。 • Internal PLL and VCO With Bypass – fC(VCO) = 5.9 or 8.9 GHz • Power Dissipation: 1.4 to 2.2 W/ch • Power Supplies: –1.8 V, 1 V, 1.8 V • Package: 10 x 10 mm BGA, 0.8 mm Pitch, 144-Balls 2 Applications • Wireless Communications • Communications Test Equipment • Arbitrary Waveform Generators • Military Software Defined Radios 8 OE# pins; hardware control of each output. • PLL or bypass mode; PLL can dejitter incoming clock. • 100MHz or 133MHz PLL mode operation; supports PCIe . 12 Sep 2011 Table 1.

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